Abstract The objective of this work was to develop a rule-based system that supports to determine the structural health of multi-level buildings. Hardware description techniques using programmable logic, by employing entity integration and hierarchical design with VHDL programming, are presented. The system is embedded in a FPGA (Field Programmable Gate Arrays) which, using an algorithm, integrates a first stage where a group of ultrasound sensors collect the measure that is interpreted to obtain the relative displacement of the mezzanine. In the second stage, an inference engine performs the evaluation. We present results using an experimental model that verifies that the system was able to determine the stability of the structure based on the relative displacement parameter of mezzanine.

Resumen El objetivo de este trabajo fue desarrollar un sistema basado en reglas que apoye la determinación de la salud estructural de edificios de varios niveles. Se utilizan técnicas de descripción de hardware mediante lógica programable empleando integración de entidades y diseño jerárquico con programación VHDL. El sistema se embebe en una FPGA que, mediante un algoritmo, integra una primera etapa donde un grupo de sensores de ultrasonido recolectan una medida que se interpreta para obtener el desplazamiento relativo de entrepiso. En la segunda etapa un motor de inferencia realiza la evaluación. Se presentan resultados utilizando un modelo experimental donde se verificó que el sistema fue capaz de determinar la estabilidad de la estructura con base en el parámetro desplazamiento relativo de entrepiso.

Resumo O objectivo do trabalho era desenvolver um sistema baseado em regras para apoiar a determinação da saúde estrutural de edifícios de vários andares. As técnicas de descrição de hardware são utilizadas através de lógica programável usando integração de entidades e desenho hierárquico com programação VHDL. O sistema está incorporado numa FPGA que, através de um algoritmo, integra uma primeira fase em que um grupo de sensores de ultra-sons recolhe uma medição que é interpretada para obter o deslocamento relativo do mezanino. Na segunda fase, um motor de inferência realiza a avaliação. Apresentamos resultados utilizando um modelo experimental onde foi verificado que o sistema foi capaz de determinar a estabilidade da estrutura com base no parâmetro de deslocamento relativo.

ABSTRACT The present work deals with the use of biphasic codes for their application as an exciting signal in pulse compression radars. Its main characteristics are exposed and the digital design of sections for modulation, reception and compression is described. Very High-Speed Integrated Circuit Hardware Description Language (VHDL) was used for its implementation and MATLAB® for simulation, modelling and synthesis in VHDL of functional blocks. A 32-bits code is used with witch a 20.56 dB Peak to Sidelobe Level Ratio (PSR) is guaranteed. The contribution of the proposal lies in the demonstration of two convolution synthesis methods for the BPSK signal. Is presented and described its finite difference equation that define both of the convolution methods and also presented main resources used for their synthesis on DE10-Standard Development Kit.

RESUMEN El presente artículo aborda el empleo de código bifásico para su aplicación como señal excitadora en radares de compresión de pulso. Se exponen sus características principales y se describe el diseño digital de secciones para la modulación, recepción y compresión. Fue empleado el lenguaje de descripción de hardware de circuitos integrados de muy alta velocidad (VHDL) para su implementación y MATLAB® para la simulación, modelación y síntesis en VHDL de bloques funcionales. Se emplea un código de 32 bits con el que se garantiza 20.56 dB de relación PSR (Peak to Sidelobe Level Ratio, por sus siglas en inglés). El aporte de la propuesta radica en la demostración de dos métodos de síntesis de la convolución para una señal BPSK. Los cuales son descritos, en conjunto con las ecuaciones de diferencias finitas que los definen y se presentan los principales recursos empleados para su síntesis en el kit de desarrollo DE10-Standard.

ABSTRACT This paper presents the development of a fuzzy inference module (FIM) implemented on reconfigurable hardware with the ability to dynamically modify its knowledge base. The original FIM is designed using the fuzzy systems development environment Xfuzzy, which allows the generation of VHDL hardware description language code for the FIM architecture. Subsequently, the VHDL code is modified to add ports with the address, data and read / write control signals to the antecedents and rule memories that contain the knowledge base. The modified FIM is encapsulated in an intellectual property module following two possible options, making the corresponding interconnections in each case, so that these memories can be accessed through the added port from a processing system embedded in the same device, enabling the modification of its contents in operation time. The implementations were carried out on two types of reconfigurable devices: a Spartan-3E1600 FPGA, using a processing system based on the Microblaze softcore and the ISE/EDK development environment; as well as on a SoC-FPGA Zynq-7Z010, using its hardcore processing system based on ARM and the Vivado development environment, checking the dynamic modification of the FIM knowledge base. The carried out modifications make it easy to fine-tune the knowledge base during the development stage of a hybrid hardware/software fuzzy controller as well as the implementation of an adaptive fuzzy controller.

RESUMEN En este artículo se presenta el desarrollo de un módulo de inferencia difuso (FIM, por sus siglas en inglés) implementado sobre hardware reconfigurable con capacidad de modificar dinámicamente su base de conocimientos. El FIM original se diseña utilizando el entorno de desarrollo de sistemas difusos Xfuzzy, el cual permite la generación de código en lenguaje de descripción de hardware VHDL para la arquitectura del FIM. Posteriormente se modifica el código VHDL para añadir sendos puertos con las señales de dirección, datos y control de lectura/escritura a las memorias de antecedentes y de reglas que contienen la base de conocimientos. El FIM modificado se encapsula en un módulo de propiedad intelectual siguiendo dos posibles opciones, realizando en cada caso las interconexiones correspondientes, de forma tal que desde un sistema de procesamiento empotrado en el mismo dispositivo se pueda acceder a estas memorias a través de los puertos añadidos, posibilitando la modificación de sus contenidos en tiempo de operación. Las implementaciones fueron realizadas sobre dos tipos de dispositivos de hardware reconfigurable: un FPGA Spartan-3E1600, utilizando un sistema de procesamiento basado en el softcore Microblaze y el entorno de desarrollo ISE/EDK; así como sobre un SoC-FPGA Zynq-7Z010, utilizando su sistema de procesamiento hardcore basado en ARM y el entorno de desarrollo Vivado, comprobándose la modificación dinámica de la base de conocimientos del FIM. Las modificaciones realizadas facilitan el ajuste de la base de conocimientos de un controlador difuso híbrido hardware/software durante su etapa de desarrollo así como la implementación de un controlador difuso adaptativo.

ABSTRACT The scale of integration of processors has increased in recent decades, new challenges have emerged and chip area has become an important issue. Designers have been motivated to seek new techniques and technologies, among them, the multi-value logic (MVL). The quaternary representation, domain D: {0, 1, 2, 3} reduces the number of connections due to the fact that, approximately, 70% of the circuit area is being used for interconnections and pads. This work proposes the design of a four stages pipelined quaternary processor (eCPU) with sixteen instructions and the handling of hazards utilizing hybrid (static and dynamic) techniques with the scope to demonstrate the correct functionality with respect to the design specification, based on a universal set of quaternary logic gates already proposed in the literature. The eCPU has been designed via hardware description in Quartus® environment written in VHSIC Hardware Description Language (VHDL) and simulations performed in ModelSim®, demonstrating the correct behavior with respect to the specifications. The simulations are performed by executing several programs written in the chosen quaternary assembly language with the support of a two phase's compiler written in Java to generate quaternary machine code.

RESUMEN La escala de integración de los procesadores se ha incrementado en las últimas décadas, han surgido nuevos desafíos y el área de chips se ha convertido en un tema importante. Esto ha motivado a los proyectistas a buscar nuevas técnicas y tecnologías, entre ellas, la lógica de múltiples valores (MVL). La representación cuaternaria, dominio D: {0,1, 2, 3}, reduce el número de conexiones debido al hecho de que, aproximadamente, el 70% del área del circuito se utiliza para interconexiones y pads. Este trabajo propone el proyecto de un procesador cuaternario de cuatro etapas (eCPU) con dieciséis instrucciones y el manejo de conflictos de hardware, de datos y de control utilizando técnicas híbridas (estáticas y dinámicas), para demostrar la funcionalidad correcta con respecto a la especificación del proyecto, con base en un conjunto universal de compuertas lógicas cuaternarias ya propuestas en la literatura. El eCPU se ha proyectado utilizando el lenguaje de descripción de hardware VHDL en el ambiente Quartus® y simulado en ModelSim® que demuestra el comportamiento correcto con respecto a la especificación. Las simulaciones se realizan ejecutando varios programas escritos en el lenguaje de la máquina con el soporte de un compilador de dos fases escrito en Java para generar código de máquina cuaternario.

RESUMEN En este trabajo se describe un algoritmo rápido y de alta precisión escrito en el lenguaje de descripción de hardware, VHDL para realizar la división entre dos números decimales, es decir, los números compuestos por una parte entera y una decimal, bajo el esquema de una representación de punto fijo. El algoritmo propuesto no es una aproximación, como se hace en la mayoría de los casos, escogiendo el algoritmo según la necesidad propia, en tiempo o en área de lógica. Para ello, el tamaño de los bits de los operandos se puede ajustar mediante un par de parámetros N y M, según los cuales dependerá la latencia del cálculo. El proyecto se sintetiza finalmente en una matriz de puertas programables o FPGA del tipo SPARTAN 3E de XILINX.

ABSTRACT In this work we describe a fast and high-precision algorithm written in VHDL Hardware Description Language to perform the division between two_nite decimal numbers, i.e. numbers composed of an integer part and a decimal one, under the scheme of a fixed point representation. The algorithm proposed is not an approximation one as it is usually considered. To do so, the size of the bits of the operands can be tunned by means of a couple of parameters N and M, according to which the latency of the calculation will depend. The project is finally sinthesized in a _eld programmable gate array or FPGA of the type SPARTAN 3E from XILINX.

RESUMO Neste trabalho descrevemos um algoritmo rápido e de alta precisão escrito na linguagem de descrição de hardware, VHDL, para realizar a divisão entre dois números decimais, ou seja, os números compostos por uma parte inteira e uma parte decimal, sob o esquema de uma representação de ponto fixo. O algoritmo proposto não é uma aproximação, como é feito na maioria dos casos, escolhendo o algoritmo de acordo com a própria necessidade, no tempo ou na área lógica. Para isso, o tamanho dos bits do operando pode ser ajustado por um par de parâmetros N e M, dependendo de qual dependerá a latência do cálculo. O projeto é finalmente sintetizado em uma matriz de portas programáveis ou FPGA do tipo SPARTAN 3E da XILINX.

Abstract Arithmetic calculation of complex numbers is a key part of many modern digital and optical communication systems. The multiplication of complex numbers plays a very important role in digital applications. With the use of new technologies, such as an FPGA's, it is possible to integrate a processor, memory modules, input/output peripherals, and custom hardware accelerators into the same integrated circuit, called Systems on Programmable Chip (SoPC). This paper presents the design of a soft-core architecture used for the processing of 16-bit complex numbers. The architecture is RISC, Harvard type and has: 8-level hardware stack, 64K × 29-bit program memory, two independent bank of registers and a data memory, segmented into 2 parts to store the real and imaginary part, besides A DSP unit. We also present the results of the implementation, which was done using the VHDL hardware description language and a Xilinx FPGA. The implementation is compared with other architectures. The proposed multiplier, for the processing of integer complex arithmetic signals, has a better performance.

Resumen El cálculo aritmético de números complejos es una parte clave en muchos de los sistemas modernos de comunicación digitales y ópticos. La multiplicación de números complejos juega un rol muy importante en las aplicaciones digitales. Con el uso de nuevas tecnologías, como el caso de un FPGA, es posible integrar un procesador, módulos de memorias, periféricos de entrada/salida y aceleradores hardware a la medida dentro de un mismo circuito integrado, esta clase de sistemas se llaman Sistemas en un Chip Programables (SoPC). En este trabajo se presenta el diseño de una arquitectura soft-core para el procesamiento de números complejos de 16 bits. La arquitectura es RISC, tipo Harvard y posee: pila hardware de 8 niveles, memoria de programa de 64K × 29 bits, dos bancos de registros independientes y una memoria de datos, segmentada en 2 partes para almacenar la parte real e imaginaria, además de una unidad DSP. También se presentan los resultados de la implementación, la cual se realizó empleando el lenguaje de descripción de hardware VHDL y un FPGA de Xilinx. La implementación se compara con otras arquitecturas. El multiplicador propuesto, para el procesamiento de señales aritméticas enteras complejas, tiene un mejor rendimiento.

Resumen Introducción: Este artículo presenta el modelo de un multiplicador en campos finito GF que estudia la arquitectura generalizada del componente LFSR (registros de desplazamiento con realimentación lineal), con el propósito de generar una descripción concurrente, aplicando conceptos de análisis estructural, descripción de componentes parametrizados y tratamiento matemático de señales. Método: El diseño se realizó tabulando los términos en función de las variables tiempo y posición en el circuito, del componente de reducción modular, con lo que se creó una matriz de operaciones combinacionales. Este modelo fue descrito en VHDL, para las pruebas de comportamiento y optimización del hardware. Resultados: La investigación permitió establecer las ecuaciones para la implementación del modelo en VHDL, en su expresión genérica con el operador “concatenación”. Para la configuración de hardware se estimó el consumo de recursos en hardware, a nivel de operadores lógicos y se obtuvo una propuesta eficiente. Así mismo, se obtuvo un 7,89 % de ahorro del consumo de potencia asociada a la señal en el diseño del multiplicador, con la técnica de optimización propuesta. Conclusiones: El modelo desarrollado simplifica la descripción de circuitos paralelos, de alta eficiencia desde un enfoque de modelado matemático para descripción de hardware. El método propuesto muestra sus aportes en materia de optimización en el modelado eficiente de sistemas lógicos avanzados, el cual puede ser extrapolado a componentes más complejos.

Abstract Introduction: This article presents a finite field multiplier (GF) model, studying the generalized architecture of the LFSR component (linear regression displacement records), in order to generate a concurrent description. Concepts of structural analysis, description of parameterized components, and mathematical treatment of signals have been applied. Method: The design was performed by the tabulation of the terms in the variable time function and the position in the circuit, components of the modular reduction, thus creating an array of combined operations. This model was described in VHDL, for testing behavior and optimization of hardware. Results: The research established the equations for the implementation of the VHDL model in its generic expression with operator concatenation for the hardware configuration. It is estimated that the hardware resources, a level of logical operators, obtained a 7.89% savings in the energy consumption associated with the signal in the multiplier design by the proposed optimization technique. Conclusions: The model simplified the description of parallel circuits with high performance from a mathematical model approach to hardware description. The proposed method contributes to field of optimization in the efficient modeling of advanced logic systems, which can be extrapolated to more complex components.

In this paper, a Network of Evolutionary Processors (NEP) is implemented, to solve the problem of the three colors. To achieve implementation, it was used as an FPGA hardware resource. The main objective of this work is to demonstrate the feasibility of the physical implementation of parallel algorithms to solve problems NP - complete. With this implementation is achieved that the implementation of the solution to be made reliably, quickly and efficiently. The project was developed using the Xilinx ISE 12.1 tool, using hardware description language to VHDL. For the simulation tool was used ISim 12.1, also from Xilinx. The results were tested using the platform Atlys Board Company which contains a Digilent Spartan-6 LX45 FPGA, Xilinx also. Images of the tool used, the Test Kit and simulation performed and a table of data showing that the implementation of this complex algorithm used very few FPGA resources used are shown.

En este trabajo se diseña una Red de Procesadores Evolutivos (NEP) para solucionar el Problema de los Tres Colores. Para obtener el resultado, se utilizó como recurso de Hardware un FPGA. El objetivo principal de este trabajo, es demostrar la factibilidad de la implementación física de algoritmos paralelos para solucionar problemas NP - Completos. Con esta implementación se logra que la ejecución de la solución al problema se haga de forma fiable, rápida y eficaz. El proyecto fue desarrollado usando la herramienta ISE 12.1 de Xilinx, utilizando como lenguaje de descripción de hardware al VHDL. Para la simulación se utilizó la herramienta ISim 12.1, también de Xilinx. Los resultados fueron probados utilizando la plataforma Atlys Board de la compañía Digilent la cual contiene un FPGA Spartan-6 LX45, también de Xilinx. Se muestran imágenes de la herramienta empleada, del Kit de Pruebas, así como de la simulación realizada y una tabla con los datos que demuestran que la implementación de este algoritmo complejo utilizó muy pocos recursos del FPGA empleado.

Este artículo presenta el diseño de un algoritmo adaptativo, propuesto para aplicaciones en arreglos de antenas con pesos ajustables. Este algoritmo fue seleccionado por su simplicidad, eficiencia y desempeño, haciendo idónea su implementación sobre dispositivos de hardware reconfigurable. La metodología desarrollada inicia con el diseño del caso de estudio y la el análisis del algoritmo LMS en el control adaptativo del patrón de radiación del arreglo de antenas de cuatro elementos, usando MATLAB™ v.7.6., seguido de la definición del modelo, los componentes, la descripción del comportamiento usando sintaxis VHDL para su diseño sobre un FPGA, usando la herramienta de Xilinx ISE 11.1. Finalmente, la validación del circuito diseñado se presentó a través de la simulación con ModelSim 5.7. Obteniendo como resultado los reportes de síntesis de recursos empleados en el diseño desarrollado.

This paper presents a design of an adaptive algorithm, proposed for applications in arrays of antennas with adjustable weight. This algorithm was selected because of its simplicity, efficiency and performance; which makes it idoneous to be implemented on a reconfigurable hardware device. The methodology developed begins with the design of the study case and the analysis of the LMS algorithm in the adaptive control of the radiation pattern for the four element antenna array, using MATLAB™ v.7.6., then the definition of the model, the components, the description of the behavior using the syntax in VHDL for the design on a FPGA device, using the ISE 10.1 Xilinx tool. Finally, the validation of the designed circuit is presented through simulations using ModelSim 5.7. Resulting in synthesis reports resources used in the design developed.

En este artículo se presenta la descripción y los resultados de la implementación en hardware del algoritmo criptográfico Threefish en su proceso de cifrado. La implementación se realizó usando la arquitectura de ronda iterativa sobre la Field Programmable Gate Array (FPGA) Virtex-5 presente en el sistema de desarrollo XUPV5-LX110T. Los resultados posteriores al place and route muestran que el diseño Threefish-256 de ronda iterativa tiene un throughput de 551Mbps.

This article presents both the description and results of the Threefish cryptographic algorithm hardware implementation for encryption process. The implementation of the algorithm was performed by using the iterative round architecture on the FPGA (Field Programmable Gate Array) Virtex-5 present in the development system XUPV5-LX110T. Place and route results show that the design Threefish-256 iterative round has a throughput of 551Mbps.

La presente investigación está basada en la obtención de un modelo optimizado para el diseño del Codificador RS-Reed Solomon, orientado a sistemas reconfigurables. En primer lugar se realizó la descripción del codificador objeto de estudio RS(255,k), bajo Lenguaje Descriptor de Hardware, VHDL (VHSIC hardware description language), con la descripción funcional de cada uno de sus componentes, destacando entre ellos el multiplicador en campos finitos de Galois - GF(2m) y el LFSR (Linear Feedback Shift Register), analizando su estructura y comportamiento para hallar un modelo del Codificador optimizado, finalmente, se sintetizó el diseño del codificador a través del IDE Xilinx 11, para el análisis comparativo del consumo de recursos Hardware, validando la optimización del modelo propuesto. Entre los resultados podemos mencionar que, se obtuvieron las ecuaciones matemáticas que soportan el modelo del CESRCodificador Eficiente para Sistemas Reconfigurables, la validación del comportamiento del diseño simulado y los reportes de síntesis que evidencian la eficiencia del diseño respecto a otros estudios, de lo que podemos concluir que se alcanzó un procesamiento paralelo del componente multiplicador y un ahorro de recursos de hardware en el sistema.

This study is based on obtaining an optimized model for the Reed Solomon encoder design and efficiency analysis. First comes the introduction of the mathematical model of the encoder, followed by a description of the object of study encoder RS (255, k) in hardware description language, VHDL (hardware description language VHSIC) with the functional description of each one of its components, including the multiplier finite Galois field GF (2m) and LFSR (Linear Feedback Shift Register) based on the equations as a result of analyzing the structure and behavior of the encoder optimized finally synthesized the proposed encoder IDE11 Xilinx tool. Finishing, with the comparative analysis of resource consumption, validation of the proposed optimization model. Among the results are the mathematical equations were derived for efficient encoder over reconfigurable systems, validating the behavior of simulated design and synthesis that demonstrate the effectiveness of the design compared to other studies. Thus we can conclude that it was parallel processing of multiple components and saves hardware resources in the system through the proposed model.

En este trabajo se presenta la implementación eficiente en hardware de criptoprocesadores que permiten llevar a cabo la multiplicación escalar kP sobre el campo finito GF(2(163)) usando dos multiplicadores a nivel de digito. Las operaciones aritméticas de campo finito fueron implementadas usando la representación de bases normales Gaussianas (GNB), y la multiplicación escalar kP fue implementada usando el algoritmo de López-Dahab, el algoritmo de bisección de punto 2-NAF y el método w-τNAF para curvas de Koblitz. Los criptoprocesadores fueron diseñados usando descripción VHDL, sintetizados en el FPGA Stratix-IV usando Quartus II 12.0 y verificados usando SignalTAP II y Matlab. Los resultados de simulación muestran que los criptoprocesadores presentan un muy buen desempeño para llevar a cabo la multiplicación escalar kP. En este caso, los tiempos de computo de la multiplicación kP usando Lopez-Dahab, bisección de punto 2-NAF y 16-τNAF para curvas de Koblitz fueron 13.37 µs, 16.90 µs and 5.05 µs, respectivamente.

This paper presents an efficient hardware implementation of cryptoprocessors that perform the scalar multiplication kP over a finite field GF(2(163)) using two digit-level multipliers. The finite field arithmetic operations were implemented using the Gaussian normal basis (GNB) representation, and the scalar multiplication kP was implemented using the Lopez-Dahab algorithm, the 2-non-adjacent form (2-NAF) halve-and-add algorithm and the w-τNAF method for Koblitz curves. The processors were designed using a VHDL description, synthesized on the Stratix-IV FPGA using Quartus II 12.0 and verified using SignalTAP II and Matlab. The simulation results show that the cryptoprocessors provide a very good performance when performing the scalar multiplication kP. In this case, the computation times of the multiplication kP using the Lopez-Dahab algorithm, 2-NAF halve-and-add algorithm and 16-τNAF method for Koblitz curves were 13.37 µs, 16.90 µs and 5.05 µs, respectively.

This research presents the design of an embedded hardware module with functionality of a HDLC controller to an E1digital line interface. The designed system performs the tasks of a transmitter-receiver, responsible for actions such as insertion and detection of start and end flags of frame, the insertion and detection of zeros to avoid the existence of the sequence of flags in the data field and the frame check. It also incorporates an interface with a microprocessor for setting the initial parameters and through it control data's are acquired to be transmitted or received. Each of the blocks in the system has been designed through the hardware description language VHDL using Xilinx software ISE Design Suite 12.4. Finally, research is carried through in the development board Spartan3 Starter Board Kit and the results are validated with the appropriate verifications.

En esta investigación se presenta el diseño de un módulo de hardware embebido con la funcionalidad de un controlador HDLC (de sus siglas en inglés High Level Dato Link Control) para una interfaz de línea digital E1. El sistema diseñado realiza las tareas de un transmisor-receptor, encargándose de acciones como la inserción y detección de las banderas de inicio y fin de trama, la inserción y detección de ceros para evitar la existencia de la secuencia de bandera en el campo de dato y el chequeo de trama. También incorpora una interfaz con un microprocesador para la configuración de los parámetros iníciales y a través de ella se adquieren los datos de control que se van a transmitir o recibir. Cada uno de los bloques presentes en el sistema se ha diseñado a través del lenguaje de descripción de hardware VHDL (de sus siglas en inglés Very High Density Language) empleando el software Xilinx ISE Design Suite 12.4. Finalmente, la investigación es implementada en la tarjeta de desarrollo SPARTAN3 Starter Board Kit y los resultados quedan validados con las comprobaciones pertinentes.

This paper describes the IP module general design process for Application Specific Integrated Circuit, intended for quasi-sine wave generation, using Direct Digital Synthesis technique. The process was carried out in three stages: The Design of Direct Digital Synthesizer employing VHDL Hardware Description Language, under ISE design platform from Xilinx. The ISE platform allows to control all aspects of VHDL to FPGA layout translation flow. During this stage, four of the five IP module versions designed with different features and functionalities were registered at the National Copyright Center (CENDA). VHDL design modeling and implementation on FPGA platform, for functional IP module validation, employing a Spartan3E Starter Kit and ML507 Evaluation Platform from Xilinx. A CMOS 0.35ìm foundry technology process design adaptation, throughout some unpublished approaches based on digital circuit optimization principles that enable specific manufacturer´s technology adaptation of the design. Two versions of IP Module and other five Technical Reports have been submitted to the ASIC manufacturer.

El trabajo describe el proceso general de diseño y optimización de un Módulo IP para un Circuito Integrado de Aplicación Específica, destinado a la obtención de ondas cuasi-sinusoidales, empleando la técnica de Síntesis Digital Directa. El trabajo se realizó en tres etapas fundamentales: Diseño de un Sintetizador Digital Directo empleando Lenguaje de Descripción de Hardware VHDL, realizado sobre la plataforma ISE del fabricante de Dispositivos Lógicos Programables Xilinx. La plataforma ISE permite el control de todos los aspectos del flujo de diseño para la transformación de la descripción abstracta en lenguaje VHDL al nivel de bloques lógicos de un FPGA. De un total de cinco módulos diseñados, con diferentes funcionalidades y prestaciones, se registraron cuatro versiones en el Centro Nacional de Derecho de Autor (CENDA). Implementación y modelado del diseño en VHDL sobre plataforma FPGA, para la validación funcional del Módulo IP, empleando como soporte las Tarjetas de Desarrollo Spartan3E Starter Kit y ML507 del fabricante Xilinx. Adaptación del diseño a una tecnología de fabricación CMOS 0.35ìm. Se presenta un grupo de soluciones no documentadas en la literatura, basadas en principios de optimización de circuitos digitales, que posibilitan la adaptación del diseño a una tecnología específica de un fabricante dado. Dos de las versiones del Módulo IP y cinco Reportes Técnicos han sido presentados a un fabricante de Circuitos Integrados a la Medida.

El presente artículo presenta el diseño de un codificador Reed Solomon basado en un circuito concurrente, LFCS - Linear Feedback Concurrent Structure- que permite la generación de los símbolos de redundancia del código de forma paralela, siempre que se le suministren los k símbolos de información a codificar de forma simultánea, el codificador ofrece a su salida los símbolos de redundancia correspondientes. Para lograr este desarrollo se generalizó el modelo matemáticos para la descripción del comportamiento del codificador, se realizó la configuración en lenguaje descriptor de hardware VHDL de un codificador Reed Solomon, tomando como caso de estudio el RS(7,3), se simuló el diseño propuesto validando así su funcionamiento, para finalmente realizar la comparación de la implementación del codificador entre la versión secuencial y la versión basada en LFCS, obteniendo una reducción de componentes hardware y optimizando la velocidad de respuesta y consumo de potencia. Concluyendo, que el diseño del codificador propuesto valida el modelo concurrente generalizado a partir de la correspondencia con la arquitectura del LFCS.

This article presents the design of a Reed Solomon encoder circuit based on a concurrent LFCS -Linear Structure Concurrent Feedback- allowing the generation of code redundancy symbols in parallel, provided that you supply the k information symbols to encode simultaneously, the encoder provides at its output corresponding redundancy symbols. To achieve this development was generalized mathematical model describing the behavior of the encoder, the configuration was done in VHDL hardware description language of a Reed Solomon encoder, taking as case study the RS (7.3), the design was simulated validating the proposed operation, and finally the comparison of the encoder implementation between the sequential version and the version based on LFCS, obtaining a reduction of hardware components and optimizing the speed of response and power consumption. In conclusion, the proposed encoder design validates the concurrent model generalized from the correspondence with the architecture of LFCS.